Bên trong switch: ASIC, SerDes, nhóm cổng, control plane

Cổng switch là điểm dừng cuối cùng trước khi tới transceiver, và phần lớn những gì một module được phép làm — chạy tốc độ nào, breakout có hoạt động không, bao nhiêu cổng có thể chạy 25G cùng lúc, DDM được thăm dò nhanh tới mức nào — đều do phần silicon và firmware đứng sau cổng đó quyết định. Trang này mở nắp hộp đen: ASIC chuyển tiếp và các SerDes của nó, cách các làn được gộp thành cổng, CPU của mặt phẳng điều khiển làm gì với bus hai dây, và nguồn điện cùng nhiệt lượng cho quang học đến từ đâu.

Sơ đồ khối một switch: cage mặt trước, PHY và retimer, ASIC chuyển tiếp, CPU mặt phẳng điều khiển chạy NOS, bus I²C, nguồn điện và quạt

Ba mặt phẳng

Mặt phẳng	Phần cứng	Vai trò đối với quang học
Mặt phẳng dữ liệu	ASIC chuyển tiếp (silicon thương mại như Broadcom Trident/Tomahawk, Marvell, Nvidia Spectrum, hoặc silicon riêng của hãng), các SerDes, PHY/retimer của nó	đưa tín hiệu điện vào các làn tới module, chạy PCS/FEC, MAC, chuyển tiếp gói tin
Mặt phẳng điều khiển	một CPU đa dụng chạy hệ điều hành mạng	đọc EEPROM của module qua I²C, xác thực thông tin nhận dạng, áp dụng chính sách, cấu hình các làn, thăm dò DDM, dấy lên báo động
Quản lý	Ethernet/console ngoài băng, đôi khi có thêm BMC	nơi bạn thấy `show interface transceiver` và syslog

Mặt phẳng dữ liệu thì nhanh nhưng vô tri; mặt phẳng điều khiển thì chậm nhưng lại là nơi ra quyết định. Đó là lý do một module hoàn hảo về điện vẫn có thể bị coi là “unsupported”: CPU đã nói không (Host làm gì).

SerDes và các làn

Mỗi cổng là một bó làn SerDes xuất phát từ ASIC. Tốc độ trên mỗi làn là một đặc tính của thế hệ chip:

Thế hệ ASIC (điển hình)	Làn SerDes	Tùy chọn cổng
Thời kỳ 1G	1,25 GBd	SFP 1G, RJ45
10G	10,3 GBd	SFP+; 4 làn → QSFP+ 40G
25G	25,78 GBd NRZ	SFP28; 4 làn → QSFP28 100G; thường có thể lùi về 10G
50G	26,5 GBd PAM4	SFP56; QSFP56 200G; 8 làn → 400G (QSFP-DD/OSFP)
100G	53,1 GBd PAM4	QSFP112; 8 làn → 800G
200G	106 GBd PAM4	8 làn → 1,6T (OSFP224, OSFP-XD với 16 làn)

Một module cần một tốc độ làn mà SerDes có thể tạo ra. Một cổng SerDes-25G chỉ điều khiển được một module 10G nếu SerDes đó cũng hỗ trợ tốc độ thấp hơn (phần lớn là có hỗ trợ); một làn PAM4-50G không thể giảm tốc thành một làn NRZ-25G trên một số chip — đó là lý do có chuyện “cổng này không hỗ trợ 25G” (Các thế hệ Ethernet).

Nhóm cổng và giới hạn tốc độ

Các SerDes được tổ chức thành từng quad (nhóm bốn làn dùng chung một clock/PLL). Hệ quả:

Nhóm tốc độ — trên nhiều nền tảng 25G, bốn cổng SFP28 trong cùng một quad phải cùng chạy 10G hoặc cùng chạy 25G; trộn lẫn sẽ bị từ chối hoặc bị âm thầm hạ tốc độ (Tốc độ & tốc độ truyền).
Breakout — bốn làn của một cổng QSFP chỉ có thể trở thành bốn cổng nếu ASIC và cách ánh xạ PHY của cổng đó cho phép; thường chỉ một số cổng nhất định (hoặc cứ cách một cổng) mới breakout được, và bật breakout trên cổng này sẽ vô hiệu hóa cổng bên cạnh (Đấu nối breakout & MPO).
FEC theo nhóm cổng — đôi khi chế độ FEC được dùng chung cho cả một nhóm.
Uplink quá tải đăng ký — một số thiết kế ghép kênh nhiều làn mặt trước hơn số làn thực có trên ASIC, nên không phải mọi cổng đều có thể chạy hết tốc độ cùng lúc.

Tài liệu hướng dẫn phần cứng của nền tảng liệt kê các quy tắc này theo từng cổng; chúng không hề hiển thị trong module.

PHY, retimer và gearbox trên board

Giữa ASIC và cage có thể có một PHY (cho các cổng RJ45), một retimer (để làm sạch tín hiệu trên các đường mạch PCB dài ở các thiết bị mật độ cổng cao), một gearbox (ví dụ 2 × làn ASIC 50G ↔ 4 × làn module 25G trên một số thiết kế 100G) hoặc một engine MACsec. Mỗi thành phần đều thêm độ trễ và giới hạn tốc độ/FEC riêng của nó, và mỗi thành phần cũng là một điểm nữa có thể bị cấu hình sai cho một làn. Việc một cổng có “nối trực tiếp với ASIC” hay không quan trọng đối với quang học LPO, vốn cần chính bộ cân bằng của ASIC để vươn tới được module (Điều chế & DSP).

Mặt phẳng điều khiển và bus hai dây

CPU tiếp cận EEPROM của module qua các bộ ghép kênh I²C (một bus cho mỗi cổng hoặc mỗi nhóm), thường thông qua một CPLD/FPGA cũng đảm nhiệm luôn các chân báo hiện diện, LPMode, reset và ngắt (Giao diện hai dây).
Quá trình khởi động là một chuỗi thao tác phần mềm: phát hiện → đọc thông tin nhận dạng → xác thực → cấp nguồn → cấu hình các làn → bật Tx → thăm dò DDM; các bản NOS khác nhau ở mức độ triển khai CMIS đầy đủ tới đâu (Sự cố CMIS).
Thăm dò DDM do CPU lên lịch — thường từ vài giây tới một phút một lần; hàng trăm cổng dùng chung một CPU quản lý, nên việc thăm dò SNMP dồn dập có thể làm chậm nó (Đọc DDM bằng công cụ).
Chính sách (danh sách cho phép, errdisable, ghi đè cho phép bên thứ ba) hoàn toàn là code của mặt phẳng điều khiển (Cách mỗi NOS xác thực module).

Nguồn điện và làm mát cho quang học

Hạng mục	Điển hình	Ghi chú
3,3 V cho mỗi cage	giới hạn theo cấp: 1,5 W (SFP+), 3,5–5 W (QSFP28), 12–15 W (QSFP-DD), 15–25+ W (OSFP)	vượt quá → module bị giữ ở công suất thấp (Công suất & nhiệt)
Luồng khí mặt trước	trước-ra-sau hoặc sau-ra-trước	lệch hướng tản nhiệt của module hoặc cửa hút khí bị chặn sẽ làm quang học quá nhiệt
Tổng ngân sách công suất cho quang học	32 × 12 W ≈ 0,4 kW trên một thiết bị 400G; 64 × 16 W ≈ 1 kW trên 800G	chiếm một tỷ trọng đáng kể trong định mức PSU của switch

Buffer, chuyển tiếp và liên quan gì tới quang học

Gần như không liên quan gì — ngoại trừ việc các tính năng chống nghẽn (PFC, ECN) có tương tác với lỗi liên kết: một cổng rớt khung do CRC sẽ trông giống như nghẽn mạng đối với storage và RDMA (Ethernet không mất gói). Năng lực chuyển tiếp (Tb/s), kích thước buffer và kích thước bảng mới là thứ quyết định vai trò của switch (Vai trò & cấu trúc mạng), không phải quang học của nó.

Silicon thương mại so với tùy chỉnh, NOS mở so với đóng

Mô hình	Ví dụ	Hệ quả đối với quang học
ASIC thương mại + NOS của hãng	phần lớn switch doanh nghiệp và trung tâm dữ liệu	chính sách của hãng quyết định việc hỗ trợ quang học; giới hạn phần cứng đến từ ASIC
ASIC thương mại + NOS mở	SONiC, Cumulus trên phần cứng white-box	chính sách gần như tối thiểu; bạn tự chịu trách nhiệm kiểm tra tương thích
ASIC tùy chỉnh + NOS của hãng	một số nền tảng nhà mạng và trung tâm dữ liệu cao cấp	tích hợp chặt chẽ; thường có mức xác thực nghiêm ngặt nhất

Bức tranh toàn cảnh về các NOS và cách chúng ứng xử với quang học: Hệ điều hành mạng.

Trong CodingBox

Các quyết định của switch đều dựa trên các byte thông tin nhận dạng của module, và đó chính xác là những gì CodingBox hiển thị và chỉnh sửa: mã tốc độ và các application mà SerDes phải hỗ trợ, cấp công suất đối chiếu với cage, đầu nối và công nghệ cho đường PHY của cổng (Check transceiver, EEPROM editor).

Các bó làn mà SerDes trao cho cage — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — cùng các điểm tuân thủ C2M và cách ánh xạ làn: XGMII, XAUI và họ AUI; toàn bộ bậc thang từ MII tới AUI: Giao diện độc lập môi trường truyền.

Các thành phần này được đóng gói ra sao — fixed, chassis với line card và fabric, stackable, công nghiệp, white-box — cùng chiều luồng khí và dự phòng: Loại switch & form factor; các cổng được gọi tên thế nào khi thiết bị đã lắp vào tủ rack: Đặt tên cổng & đèn LED.

Nếu bạn phát hiện thông tin chưa chính xác hoặc lỗi trong bài viết này, hãy chọn đoạn liên quan và nhấn Ctrl+Enter để .