Di dalam switch: ASIC, SerDes, grup port, control plane

Port switch adalah pemberhentian terakhir sebelum transceiver, dan sebagian besar dari apa yang diizinkan dilakukan oleh sebuah modul — kecepatan mana yang bisa dipakai, apakah breakout berfungsi, berapa banyak port yang bisa menjalankan 25G sekaligus, seberapa cepat DDM di-poll — ditentukan oleh silikon dan firmware di balik port tersebut. Halaman ini membuka kotaknya: ASIC forwarding beserta SerDes-nya, bagaimana lane dikelompokkan menjadi port, apa yang dilakukan CPU control-plane dengan bus dua kawat, dan dari mana asal daya serta panas untuk optik.

Tiga plane

Data plane bersifat cepat dan dumb (tidak membuat keputusan); control plane bersifat lambat dan membuat keputusan. Itulah sebabnya sebuah modul bisa saja sempurna secara elektrik namun tetap “tidak didukung”: CPU-nya yang bilang tidak (Apa yang dilakukan host).

SerDes dan lane

Setiap port adalah sekumpulan lane SerDes dari ASIC. Rate per-lane-nya adalah properti dari generasi chip tersebut:

Sebuah modul membutuhkan rate lane yang dapat dihasilkan SerDes-nya. Port SerDes-25G menggerakkan modul 10G hanya jika SerDes tersebut juga mendukung rate yang lebih rendah (kebanyakan mendukung); sebuah lane 50G-PAM4 tidak dapat diperlambat menjadi lane 25G-NRZ pada sebagian chip — karena itulah muncul “port ini tidak mendukung 25G” (Generasi Ethernet).

Grup port dan batasan kecepatan

SerDes diorganisasikan dalam quad (grup dari empat lane yang berbagi clock/PLL). Konsekuensinya:

• Grup kecepatan — pada banyak platform 25G, keempat port SFP28 dalam satu quad harus semuanya menjalankan 10G atau semuanya menjalankan 25G; pencampuran akan ditolak atau diam-diam di-downgrade (Kecepatan & rate).
• Breakout — keempat lane sebuah port QSFP dapat menjadi empat port hanya jika ASIC dan pemetaan PHY port tersebut mengizinkannya; sering kali hanya port tertentu (atau setiap port kedua) yang dapat di-breakout, dan mengaktifkan breakout menonaktifkan port tetangganya (Pengabelan breakout & MPO).
• FEC per grup port — mode FEC kadang dibagikan bersama di seluruh grup.
• Uplink yang oversubscribed — sebagian desain memultipleks lebih banyak lane panel-depan daripada yang dimiliki ASIC, sehingga tidak semua port dapat menjalankan rate penuh secara bersamaan.

Panduan hardware platform tersebut mendaftar aturan-aturan ini per port; aturan ini tidak terlihat di dalam modul.

PHY, retimer, dan gearbox pada papan

Antara ASIC dan cage, mungkin terdapat sebuah PHY (untuk port RJ45), sebuah retimer (untuk membersihkan trace PCB yang panjang pada kotak high-radix), sebuah gearbox (misalnya 2 × lane ASIC 50G ↔ 4 × lane modul 25G pada sebagian desain 100G), atau sebuah engine MACsec. Masing-masing menambah latensi dan batasan kecepatan/FEC-nya sendiri, dan masing-masing adalah tempat lain di mana sebuah lane dapat salah dikonfigurasi. Apakah sebuah port “terhubung langsung ke ASIC” penting untuk optik LPO, yang membutuhkan equalizer milik ASIC itu sendiri untuk menjangkau modul (Modulasi & DSP).

Control plane dan bus dua kawat

• CPU menjangkau EEPROM modul lewat multiplekser I²C (satu bus per port atau per grup), sering kali lewat sebuah CPLD/FPGA yang juga menangani pin presence, LPMode, reset, dan interrupt (Antarmuka dua kawat).
• Bring-up adalah sebuah urutan software: deteksi → baca data identifikasi → validasi → power up → konfigurasi lane → aktifkan Tx → poll DDM; rilis NOS berbeda-beda dalam seberapa lengkap mereka mengimplementasikan CMIS (Masalah CMIS).
• Polling DDM dijadwalkan oleh CPU — biasanya setiap beberapa detik hingga satu menit; ratusan port berbagi satu CPU manajemen, sehingga polling SNMP yang berat dapat memperlambatnya (Membaca DDM dengan tool).
• Kebijakan (whitelist, errdisable, override pihak ketiga) sepenuhnya adalah kode control-plane (Bagaimana setiap NOS memvalidasi modul).

Daya dan pendinginan untuk optik

Buffer, forwarding, dan hubungannya dengan optik

Hampir tidak ada — kecuali bahwa fitur kongesti (PFC, ECN) berinteraksi dengan error link: sebuah port yang membuang frame akibat CRC terlihat seperti kongesti bagi storage dan RDMA (Ethernet lossless). Kapasitas forwarding (Tb/s), ukuran buffer, dan ukuran tabel yang menentukan peran switch tersebut (Peran & topologi), bukan optiknya.

Silikon merchant vs custom, NOS terbuka vs tertutup

Lanskap NOS dan perilaku optiknya: Sistem operasi jaringan.

Di CodingBox

Keputusan switch dibuat berdasarkan byte data identifikasi modul, dan itulah yang ditampilkan dan diedit CodingBox: kode rate dan aplikasi yang harus didukung SerDes, kelas daya terhadap cage, konektor dan teknologi untuk jalur PHY port tersebut (Check transceiver, EEPROM editor).

Bundel lane yang diserahkan SerDes ke cage — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — beserta titik kepatuhan C2M dan pemetaan lane: XGMII, XAUI, dan keluarga AUI; seluruh tangga dari MII hingga AUI: Antarmuka media-independent.

Bagaimana bagian-bagian ini dikemas — fixed, sasis dengan line card dan fabric, stackable, industri, white-box — beserta arah aliran udara dan redundansi: Kelas switch & faktor bentuk; apa sebutan port-port tersebut setelah kotaknya dipasang di rak: Penamaan port & LED.