स्विच के अंदर: ASIC, SerDes, पोर्ट समूह, कंट्रोल प्लेन

स्विच पोर्ट ट्रांसीवर से पहले का आख़िरी पड़ाव है, और मॉड्यूल को जो करने दिया जाता है उसका ज़्यादातर हिस्सा — कौन सी स्पीड, ब्रेकआउट काम करेगा या नहीं, एक साथ कितने पोर्ट 25G चला सकते हैं, DDM कितनी तेज़ी से पोल होता है — उस पोर्ट के पीछे के सिलिकॉन और फ़र्मवेयर द्वारा तय होता है। यह पेज बॉक्स खोलता है: फ़ॉरवर्डिंग ASIC और उसके SerDes, लेन पोर्ट में कैसे ग्रुप होती हैं, कंट्रोल-प्लेन CPU टू-वायर बस के साथ क्या करता है, और ऑप्टिक्स के लिए पावर और गर्मी कहाँ से आती है।

स्विच का ब्लॉक डायग्राम: फ़्रंट-पैनल केज, PHY और रीटाइमर, फ़ॉरवर्डिंग ASIC, NOS के साथ कंट्रोल-प्लेन CPU, I²C बस, पावर और पंखे

तीन प्लेन

प्लेन	हार्डवेयर	ऑप्टिक्स के लिए यह क्या करता है
डेटा प्लेन	फ़ॉरवर्डिंग ASIC (मर्चेंट सिलिकॉन जैसे Broadcom Trident/Tomahawk, Marvell, Nvidia Spectrum, या वेंडर-कस्टम), इसके SerDes, PHY/रीटाइमर	मॉड्यूल में इलेक्ट्रिकल लेन ड्राइव करता है, PCS/FEC, MAC, फ़ॉरवर्डिंग चलाता है
कंट्रोल प्लेन	नेटवर्क OS चलाने वाला एक जनरल-पर्पज़ CPU	I²C पर मॉड्यूल EEPROM पढ़ता है, पहचान जानकारी वैलिडेट करता है, पॉलिसी लागू करता है, लेन कॉन्फ़िगर करता है, DDM पोल करता है, अलार्म उठाता है
मैनेजमेंट	आउट-ऑफ़-बैंड ईथरनेट/कंसोल, कभी-कभी एक BMC	जहाँ आप `show interface transceiver` और syslog देखते हैं

डेटा प्लेन तेज़ है पर बेवकूफ़ है; कंट्रोल प्लेन धीमा है पर फ़ैसले वही लेता है। यही वजह है कि कोई मॉड्यूल इलेक्ट्रिकली बिल्कुल सही होते हुए भी “unsupported” हो सकता है: CPU ने मना कर दिया (होस्ट क्या करता है)।

SerDes और लेन

हर पोर्ट ASIC से आने वाली SerDes लेन का एक बंडल है। इनकी प्रति-लेन रेट चिप की पीढ़ी की एक ख़ासियत होती है:

ASIC पीढ़ी (सामान्य)	SerDes लेन	पोर्ट ऑप्शन
1G-युग	1.25 GBd	SFP 1G, RJ45
10G	10.3 GBd	SFP+; 4 लेन → QSFP+ 40G
25G	25.78 GBd NRZ	SFP28; 4 लेन → QSFP28 100G; अक्सर 10G फ़ॉलबैक
50G	26.5 GBd PAM4	SFP56; QSFP56 200G; 8 लेन → 400G (QSFP-DD/OSFP)
100G	53.1 GBd PAM4	QSFP112; 8 लेन → 800G
200G	106 GBd PAM4	8 लेन → 1.6T (OSFP224, OSFP-XD, 16 लेन पर)

मॉड्यूल को वह लेन रेट चाहिए जो SerDes बना सके। एक 25G-SerDes पोर्ट किसी 10G मॉड्यूल को तभी ड्राइव करता है जब SerDes कम रेट भी सपोर्ट करता हो (ज़्यादातर करते हैं); कुछ चिप पर 50G-PAM4 लेन को धीमा करके 25G-NRZ लेन नहीं बनाया जा सकता — इसीलिए “यह पोर्ट 25G सपोर्ट नहीं करता” (ईथरनेट पीढ़ियाँ)।

पोर्ट ग्रुप और स्पीड की सीमाएँ

SerDes क्वाड में व्यवस्थित होते हैं (एक क्लॉक/PLL साझा करने वाली चार लेन के ग्रुप)। नतीजे:

स्पीड ग्रुप — कई 25G प्लैटफ़ॉर्म पर एक क्वाड के चारों SFP28 पोर्ट को या तो सभी 10G चलना चाहिए या सभी 25G; मिलाना या तो अस्वीकार होता है या चुपचाप डाउनग्रेड हो जाता है (स्पीड और रेट)।
ब्रेकआउट — एक QSFP पोर्ट की चार लेन तभी चार पोर्ट बन सकती हैं जब ASIC और पोर्ट की PHY मैपिंग इसकी इजाज़त दें; अक्सर सिर्फ़ कुछ ख़ास पोर्ट (या हर दूसरा पोर्ट) ही ब्रेक आउट हो सकते हैं, और ब्रेकआउट सक्षम करने से पड़ोसी पोर्ट डिसेबल हो जाता है (ब्रेकआउट और MPO केबलिंग)।
प्रति पोर्ट ग्रुप FEC — FEC मोड कभी-कभी पूरे ग्रुप में साझा होता है।
ओवरसब्सक्राइब्ड अपलिंक — कुछ डिज़ाइन ASIC के पास मौजूद लेन से ज़्यादा फ़्रंट-पैनल लेन मल्टीप्लेक्स करते हैं, इसलिए सभी पोर्ट एक साथ फ़ुल रेट पर नहीं चल सकते।

प्लैटफ़ॉर्म की हार्डवेयर गाइड ये नियम प्रति पोर्ट सूचीबद्ध करती है; ये मॉड्यूल में नहीं दिखते।

बोर्ड पर PHY, रीटाइमर और गियरबॉक्स

ASIC और केज के बीच एक PHY (RJ45 पोर्ट के लिए), एक रीटाइमर (हाई-रैडिक्स बॉक्स पर लंबे PCB ट्रेस साफ़ करने के लिए), एक गियरबॉक्स (जैसे कुछ 100G डिज़ाइन पर 2 × 50G ASIC लेन ↔ 4 × 25G मॉड्यूल लेन) या एक MACsec इंजन हो सकता है। हर एक लेटेंसी और अपनी स्पीड/FEC सीमाएँ जोड़ता है, और हर एक एक और जगह है जहाँ कोई लेन ग़लत कॉन्फ़िगर हो सकती है। कोई पोर्ट “ASIC से डायरेक्ट-अटैच्ड” है या नहीं, यह LPO ऑप्टिक्स के लिए मायने रखता है, जिन्हें मॉड्यूल तक पहुँचने के लिए ASIC का अपना इक्वलाइज़र चाहिए (मॉड्युलेशन और DSP)।

कंट्रोल प्लेन और टू-वायर बस

CPU I²C मल्टीप्लेक्सर के ज़रिए मॉड्यूल EEPROM तक पहुँचता है (प्रति पोर्ट या प्रति ग्रुप एक बस), अक्सर एक CPLD/FPGA के ज़रिए जो प्रेज़ेंस, LPMode, रीसेट और इंटरप्ट पिन भी संभालता है (टू-वायर इंटरफ़ेस)।
ब्रिंग-अप एक सॉफ़्टवेयर सीक्वेंस है: डिटेक्ट → पहचान जानकारी पढ़ें → वैलिडेट करें → पावर अप करें → लेन कॉन्फ़िगर करें → Tx सक्षम करें → DDM पोल करें; NOS रिलीज़ CMIS को कितनी अच्छी तरह इम्प्लीमेंट करते हैं इसमें फ़र्क़ होता है (CMIS की समस्याएँ)।
DDM पोलिंग CPU द्वारा शेड्यूल होती है — आमतौर पर हर कुछ सेकंड से एक मिनट में; सैकड़ों पोर्ट एक ही मैनेजमेंट CPU साझा करते हैं, इसलिए भारी SNMP पोलिंग इसे धीमा कर सकती है (टूल से DDM पढ़ना)।
पॉलिसी (व्हाइटलिस्ट, errdisable, थर्ड-पार्टी ओवरराइड) पूरी तरह कंट्रोल-प्लेन कोड है (हर NOS मॉड्यूल को कैसे वैलिडेट करता है)।

ऑप्टिक्स के लिए पावर और कूलिंग

आइटम	सामान्य	नोट
प्रति केज 3.3 V	क्लास-सीमित: 1.5 W (SFP+), 3.5–5 W (QSFP28), 12–15 W (QSFP-DD), 15–25+ W (OSFP)	इससे ज़्यादा होने पर → मॉड्यूल लो पावर में रोका जाता है (पावर और थर्मल)
फ़ेसप्लेट एयरफ़्लो	फ़्रंट-टू-बैक या बैक-टू-फ़्रंट	मिसमैच्ड मॉड्यूल हीट-सिंक ओरिएंटेशन या ब्लॉक्ड इनटेक ऑप्टिक्स को ओवरहीट कर देते हैं
कुल ऑप्टिक्स बजट	400G बॉक्स पर 32 × 12 W ≈ 0.4 kW; 800G पर 64 × 16 W ≈ 1 kW	स्विच की PSU रेटिंग का एक अहम हिस्सा

बफ़र, फ़ॉरवर्डिंग और ऑप्टिक्स से उनका क्या नाता है

लगभग कुछ नहीं — सिवाय इसके कि कंजेशन फ़ीचर (PFC, ECN) लिंक एरर के साथ इंटरैक्ट करते हैं: CRC पर फ़्रेम ड्रॉप करता पोर्ट स्टोरेज और RDMA को कंजेशन जैसा दिखता है (लॉसलेस ईथरनेट)। स्विच की भूमिका फ़ॉरवर्डिंग क्षमता (Tb/s), बफ़र साइज़ और टेबल साइज़ तय करते हैं (भूमिकाएँ और टोपोलॉजी), उसके ऑप्टिक्स नहीं।

मर्चेंट बनाम कस्टम सिलिकॉन, ओपन बनाम क्लोज़्ड NOS

मॉडल	उदाहरण	ऑप्टिक्स के लिए नतीजा
मर्चेंट ASIC + वेंडर NOS	ज़्यादातर एंटरप्राइज़ और DC स्विच	विक्रेता की पॉलिसी ऑप्टिक्स सपोर्ट तय करती है; हार्डवेयर सीमाएँ ASIC से आती हैं
मर्चेंट ASIC + ओपन NOS	व्हाइट-बॉक्स हार्डवेयर पर SONiC, Cumulus	पॉलिसी न्यूनतम है; संगतता टेस्टिंग की ज़िम्मेदारी आपकी है
कस्टम ASIC + वेंडर NOS	कुछ कैरियर और हाई-एंड DC प्लैटफ़ॉर्म	टाइट इंटीग्रेशन; अक्सर सबसे सख़्त वैलिडेशन

NOS का परिदृश्य और उसका ऑप्टिक्स व्यवहार: नेटवर्क ऑपरेटिंग सिस्टम।

CodingBox में

स्विच के फ़ैसले मॉड्यूल की पहचान जानकारी वाले बाइट पर आधारित होते हैं, और यही वे हैं जिन्हें CodingBox दिखाता और एडिट करता है: वे रेट कोड और एप्लिकेशन जिन्हें SerDes को सपोर्ट करना चाहिए, केज के मुक़ाबले पावर क्लास, पोर्ट के PHY पाथ के लिए कनेक्टर और तकनीक (Check transceiver, EEPROM editor)।

वे लेन बंडल जो SerDes केज को सौंपता है — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — C2M कंप्लायंस पॉइंट और लेन मैपिंग के साथ: XGMII, XAUI और AUI फ़ैमिली; MII से AUI तक की पूरी सीढ़ी: मीडिया-इंडिपेंडेंट इंटरफ़ेस।

ये पुर्ज़े कैसे पैकेज किए जाते हैं — फ़िक्स्ड, लाइन कार्ड और फ़ैब्रिक वाला चेसिस, स्टैकेबल, इंडस्ट्रियल, व्हाइट-बॉक्स — एयरफ़्लो दिशा और रिडंडेंसी के साथ: स्विच क्लास और फ़ॉर्म फ़ैक्टर; बॉक्स रैक होने के बाद पोर्ट को क्या कहा जाता है: पोर्ट नामकरण और LED।

अगर आपको इस सामग्री में कोई अशुद्धि या त्रुटि दिखे, तो संबंधित अंश चुनें और Ctrl+Enter दबाकर ।