ภายในสวิตช์: ASIC, SerDes, กลุ่มพอร์ต และระนาบควบคุม

พอร์ตสวิตช์คือจุดสุดท้ายก่อนถึงทรานซีฟเวอร์ และสิ่งที่โมดูลได้รับอนุญาตให้ทำส่วนใหญ่ — ความเร็วแบบไหนได้บ้าง เบรกเอาต์ใช้ได้หรือไม่ กี่พอร์ตรันที่ 25G พร้อมกันได้ DDM ถูกโพลบ่อยแค่ไหน — ถูกตัดสินใจโดยซิลิคอนและเฟิร์มแวร์ที่อยู่เบื้องหลังพอร์ตนั้น หน้านี้เปิดกล่องให้ดูข้างใน: ASIC ที่ทำหน้าที่ฟอร์เวิร์ดและ SerDes ของมัน, วิธีที่เลนถูกจัดกลุ่มเป็นพอร์ต, สิ่งที่ซีพียูของเพลนควบคุมทำกับบัสสองสาย และไฟเลี้ยงกับความร้อนสำหรับออปติกมาจากไหน

สามเพลน

เพลนข้อมูลเร็วแต่โง่; เพลนควบคุมช้าแต่เป็นผู้ตัดสินใจ นี่คือเหตุผลที่โมดูลอาจสมบูรณ์แบบทางไฟฟ้าแต่ยังเป็น “unsupported” ได้: เพราะซีพียูตอบว่าไม่ (สิ่งที่โฮสต์ทำ)

SerDes และเลน

ทุกพอร์ตคือกลุ่มของเลน SerDesจาก ASIC อัตราเร็วต่อเลนของมันเป็นคุณสมบัติของรุ่นชิป:

โมดูลต้องการอัตราเร็วต่อเลนที่ SerDes ผลิตได้ พอร์ตที่มี SerDes แบบ 25G จะขับโมดูล 10G ได้ก็ต่อเมื่อ SerDes รองรับอัตราเร็วที่ต่ำกว่าด้วย (ส่วนใหญ่รองรับ); เลนแบบ 50G PAM4 ลดความเร็วลงเป็นเลน 25G NRZ ไม่ได้ในชิปบางตัว — จึงเป็นที่มาของ “พอร์ตนี้ไม่รองรับ 25G” (รุ่นของ Ethernet)

กลุ่มพอร์ตและข้อจำกัดด้านความเร็ว

SerDes ถูกจัดเป็นควอด (กลุ่มของสี่เลนที่ใช้สัญญาณนาฬิกา/PLL ร่วมกัน) ผลที่ตามมาคือ:

• กลุ่มความเร็ว — บนแพลตฟอร์ม 25G จำนวนมาก พอร์ต SFP28 ทั้งสี่พอร์ตในควอดเดียวกันต้องรันที่ 10G ทั้งหมด หรือ 25G ทั้งหมด; การผสมกันจะถูกปฏิเสธหรือถูกลดระดับลงแบบเงียบ ๆ (ความเร็วและอัตรา)
• เบรกเอาต์ — สี่เลนของพอร์ต QSFP จะกลายเป็นสี่พอร์ตได้ก็ต่อเมื่อ ASIC และการแมป PHY ของพอร์ตอนุญาตเท่านั้น; มักมีเพียงบางพอร์ต (หรือพอร์ตเว้นพอร์ต) ที่ทำเบรกเอาต์ได้ และการเปิดใช้เบรกเอาต์จะปิดพอร์ตข้างเคียงไปด้วย (การเดินสายเบรกเอาต์และ MPO)
• FEC ต่อกลุ่มพอร์ต — บางครั้งโหมด FEC ก็ใช้ร่วมกันทั้งกลุ่ม
• อัปลิงก์แบบโอเวอร์ซับสไครบ์ — บางดีไซน์มัลติเพล็กซ์เลนที่แผงด้านหน้ามากกว่าที่ ASIC มีจริง ทำให้ไม่ใช่ทุกพอร์ตจะรันเต็มความเร็วพร้อมกันได้

คู่มือฮาร์ดแวร์ของแพลตฟอร์มจะระบุกฎเหล่านี้แยกตามพอร์ต; กฎเหล่านี้ไม่ปรากฏให้เห็นในตัวโมดูล

PHY, รีไทเมอร์ และเกียร์บ็อกซ์บนบอร์ด

ระหว่าง ASIC กับเคจอาจมี PHY (สำหรับพอร์ต RJ45), รีไทเมอร์ (เพื่อฟื้นฟูสัญญาณบนลายวงจร PCB ที่ยาวในกล่องที่มีพอร์ตความหนาแน่นสูง), เกียร์บ็อกซ์ (เช่น เลน ASIC 2 × 50G ↔ เลนโมดูล 4 × 25G ในบางดีไซน์ 100G) หรือเอนจิน MACsec แต่ละตัวเพิ่มความหน่วงและข้อจำกัดด้านความเร็ว/FEC ของตัวเอง และแต่ละตัวก็เป็นอีกจุดหนึ่งที่เลนอาจถูกตั้งค่าผิดได้ พอร์ตจะ “เชื่อมตรงกับ ASIC” หรือไม่นั้นสำคัญสำหรับออปติกแบบ LPO ซึ่งต้องการตัวปรับความเท่าเทียมสัญญาณของ ASIC เองเพื่อไปให้ถึงโมดูล (การมอดูเลตและ DSP)

เพลนควบคุมและบัสสองสาย

• ซีพียูเข้าถึง EEPROM ของโมดูลผ่านมัลติเพล็กเซอร์ I²C (หนึ่งบัสต่อพอร์ตหรือต่อกลุ่ม) มักผ่าน CPLD/FPGA ที่จัดการขาสัญญาณแจ้งการมีอยู่, LPMode, รีเซ็ต และอินเทอร์รัปต์ไปด้วย (อินเทอร์เฟซสองสาย)
• การเริ่มทำงานเป็นลำดับขั้นทางซอฟต์แวร์: ตรวจจับ → อ่านข้อมูลระบุตัวตน → ตรวจสอบ → จ่ายไฟ → ตั้งค่าเลน → เปิดใช้งาน Tx → โพล DDM; แต่ละรุ่นของ NOS ทำตาม CMIS ได้ครบถ้วนไม่เท่ากัน (ปัญหาของ CMIS)
• การโพล DDM ถูกกำหนดตารางเวลาโดยซีพียู — โดยทั่วไปทุกไม่กี่วินาทีถึงหนึ่งนาที; พอร์ตหลายร้อยพอร์ตใช้ซีพียูจัดการร่วมกันตัวเดียว ดังนั้นการโพลผ่าน SNMP อย่างหนักอาจทำให้มันช้าลงได้ (การอ่าน DDM ด้วยเครื่องมือ)
• นโยบาย (ไวท์ลิสต์, errdisable, การข้ามการตรวจสอบสำหรับบุคคลที่สาม) เป็นโค้ดของเพลนควบคุมล้วน ๆ (วิธีที่ NOS แต่ละตัวตรวจสอบโมดูล)

ไฟเลี้ยงและการระบายความร้อนสำหรับออปติก

บัฟเฟอร์, การฟอร์เวิร์ด และความเกี่ยวข้องกับออปติก

แทบไม่เกี่ยวข้องเลย — ยกเว้นว่าฟีเจอร์จัดการความแออัด (PFC, ECN) มีปฏิสัมพันธ์กับข้อผิดพลาดของลิงก์: พอร์ตที่ดรอปเฟรมเพราะ CRC จะดูเหมือนความแออัดในสายตาของสตอเรจและ RDMA (Ethernet แบบไม่สูญเสียข้อมูล) ความจุการฟอร์เวิร์ด (Tb/s), ขนาดบัฟเฟอร์ และขนาดตาราง เป็นตัวกำหนดบทบาทของสวิตช์ (บทบาทและโทโพโลยี) ไม่ใช่ออปติกของมัน

ซิลิคอนสำเร็จรูปเทียบกับซิลิคอนกำหนดเอง, NOS แบบเปิดเทียบกับแบบปิด

ภาพรวมของ NOS และพฤติกรรมด้านออปติกของแต่ละตัว: ระบบปฏิบัติการเครือข่าย

ใน CodingBox

การตัดสินใจของสวิตช์เกิดขึ้นจากไบต์ข้อมูลระบุตัวตนของโมดูล และนั่นคือสิ่งที่ CodingBox แสดงและแก้ไขได้: รหัสอัตราเร็วและแอปพลิเคชันที่ SerDes ต้องรองรับ, คลาสกำลังไฟเทียบกับเคจ, คอนเนกเตอร์และเทคโนโลยีสำหรับเส้นทาง PHY ของพอร์ต (Check transceiver, EEPROM editor)

กลุ่มเลนที่ SerDes ส่งต่อให้เคจ — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — พร้อมจุดความสอดคล้อง C2M และการแมปเลน: XGMII, XAUI และตระกูล AUI; ลำดับขั้นทั้งหมดตั้งแต่ MII ถึง AUI: อินเทอร์เฟซอิสระจากสื่อกลาง

วิธีที่ชิ้นส่วนเหล่านี้ถูกประกอบเป็นผลิตภัณฑ์ — แบบตายตัว, แชสซีพร้อมไลน์การ์ดและแฟบริก, แบบสแตก, แบบอุตสาหกรรม, white-box — พร้อมทิศทางการไหลเวียนอากาศและความซ้ำซ้อน: คลาสและฟอร์มแฟกเตอร์ของสวิตช์; ชื่อเรียกของพอร์ตเมื่อกล่องถูกติดตั้งเข้าราง: การตั้งชื่อพอร์ตและไฟ LED