MII、RMII、GMII、RGMII：PHY へのパラレルインターフェース

パラレルのメディア非依存インターフェースは、数センチメートルの PCB 上で MAC と銅 PHY チップを接続します——ルーター、小型スイッチ、アクセスポイント、産業用コントローラー、そして RJ45 を持つあらゆる組み込みボードの内部で使われています。これらがトランシーバーケージに達することはありませんが、そこに達するすべてのものにとっての基準点です。SGMII は「シリアル化された GMII」、XGMII は「10G の GMII」であり、銅 SFP 内部の PHY はそのうちの1つを内部的に話します。このページでは、MII、RMII、 GMII、RGMII のピン、クロック、タイミング、RGMII の遅延問題、インバンドステータス、 MDIO 管理、そして各インターフェースが発生させる障害について説明します。

MII（IEEE 802.3 Clause 22）

マイクロコントローラーや FPGA では今も使われていますが、ピン数の点で RMII に取って代わられています。

RMII（RMII Consortium spec v1.2）

50 MHz の基準クロックのトポロジーは、RMII の典型的な不具合の原因です。PHY が外部クロックを期待しているのに、SoC は PHY がクロックを駆動すると想定していると、リンク LED は正常なのにインターフェースが機能しないという状態になります。

GMII（Clause 35）

現在では主にオンチップまたは FPGA のインターフェースです。ボード上では RGMII がその座を奪いました。

RGMII（Reduced GMII、HP/Marvell specification v1.3 および v2.0）

遅延の問題

RGMII では、受信側でクロックがデータエッジより1.5–2.0 ns 後に到達する必要があります（セットアップ／ホールドウィンドウ）。これを実現する方法は3つあります。

遅延を二重に加えたり（PCB と PHY の両方）、まったく加えなかったりすると、RGMII 特有の障害が発生します——1G ではリンクアップするものの CRC エラーが出るかトラフィックが流れず、100M では動作する（100M は周期が40 ns あり、スキューを許容できるため）。PHY の遅延レジスタまたは phy-mode を変更して修正します。

インバンドステータス

アイドル時、PHY は RXD[3:0] 上にリンク、速度、デュプレックスを出力し、MAC が MDIO の読み取りなしにクロック分周器を再設定できるようにします：RXD[0] がリンク、 RXD[2:1] が速度（00 = 10、01 = 100、10 = 1000）、RXD[3] がデュプレックスです。一部の MAC はこれを無視して MDIO ポーリングに頼ります。想定の食い違いがあると、PHY 側ではアップ、MAC 側ではダウンというリンク状態になります。

TBI と RTBI

Ten-Bit Interface：MAC/PCS と外部 SerDes または光 PHY との間で、8b/10b 符号化された1000BASE-X シンボルを伝送します（125 MHz で10ビット、RTBI は DDR で5ビット）。ボード上ではすでに廃れており、そのシリアル版の後継が1000BASE-X/SGMII です（SGMII とシリアルギガビット）。

比較

PHY 管理：MDIO/MDC

これは、MDIO ではなく I²C で管理されるプラガブルモジュールとは対照的です（2線式インターフェース）。銅 SFP 内部の PHY は例外です——多くの設計では、そのモジュールの I²C 上のセカンダリアドレスを通じて MDIO レジスタにアクセスでき、ベンダーはこれを使って10/100 フォールバックとオートネゴシエーションの挙動を設定します。

一般的な PHY とそのインターフェース

インターフェースごとの障害

CodingBox では

このページの内容は、モジュールの EEPROM を経由するものではありません——銅 SFP は例外で、その内部 PHY（一般的には88E1111クラスの部品）は、CodingBox が読み取るのと同じ I²C の先にあります。銅モジュールが1G では動作するのに10/100 では動作しない場合、答えは A0h の識別情報バイトではなく、その PHY の設定とホスト側の SGMII/ 1000BASE-X モードにあります（銅イーサネットと DAC、 SGMII とシリアルギガビット）。